華為半導體業務負責人何庭波，在2026國際電路與系統研討會給出了一個具體的時間點——華為將在2031年利用自研的"LogicFolding"技術，量產1.4納米晶片。
對比台積電的計劃：2028年量產1.4納米。差了3年。
但何庭波同時說了一個更關鍵的數字：目前華為及其代工合作夥伴中芯國際，與台積電的產能差距大約是5年。
我翻了各家券商和半導體諮詢機構的測算。這個"5年差距"是怎麼算出來的？
看製程節點。台積電目前的主力量產製程是3納米，正在向2納米過渡。華為系目前的先進制程是7納米級別——2023年Mate60 Pro搭載的那顆晶片。從7納米到3納米，隔了一代5納米。按照半導體行業正常的節點疊代速度，一個節點大約2到3年，兩個節點就是5年左右。
所以"2031年的3年差距"是華為給自己定的目標。"當前的5年差距"是外部產業界的評估。這兩個數字之間，隔着產能、良率、成本三座大山。
這篇文章就來做一件事：把這5年差距到底代表什麼拆清楚，把華為從5年追到3年要走的路還原出來。不喊口號，用數據說話。
製程節點台積電量產時間華為/中芯量產時間差距14nm2015年2019年~4年7nm2018年2023年~5年5nm2020年2025年(驗證中)~5年3nm2022年待定待定2nm2025年(預計)待定待定1.4nm2028年(目標)2031年(目標)~3年
台積電的進度條——2028年量產1.4納米的含金量
要搞清楚華為追到哪裏了，先把標杆立清楚。台積電的1.4納米是什麼概念？
台積電的先進制程路線圖非常清晰：7納米2018年量產，5納米2020年，3納米2022年，2納米預計2025年，1.4納米預計2028年。每一代間隔2到3年。節奏穩定得像鐘錶。
看幾個核心數據。電晶體密度：7納米每平方毫米約9600萬個電晶體，5納米約1.73億，3納米約2.15億，2納米預計3.1億，1.4納米預計4.2億。從7納米到1.4納米，電晶體密度翻了4倍多。
性能提升：每一代比上一代性能提升15%到20%，功耗降低30%到40%。同樣的功耗下，1.4納米晶片的算力是7納米的3到4倍。
台積電走到1.4納米靠的是什麼？三個關鍵詞：EUV光刻、GAA電晶體、高NA EUV。EUV用13.5納米波長的光來刻電路，比上一代DUV的193納米波長短了14倍。波長越短，能刻的電晶體越小。ASML是全球唯一能造EUV光刻機的公司，台積電是ASML最大的客戶。
GAA（全環繞柵極）是台積電在2納米節點引入的新電晶體架構。從FinFET的"三面圍繞"變成"四面圍繞"，對電流的控制力更強，漏電更少。
高NA EUV是下一代光刻機，數值孔徑從0.33提升到0.55，解像度進一步提高。台積電計劃在1.4納米節點引入。
我之所以把這幾個技術名詞拆開講，是因為後面華為的LogicFolding路徑，恰恰是在這三個環節上做了不同的選擇。台積電的1.4納米，是地球上半導體製程的天花板進度。
節點量產時間電晶體密度(MTr/mm²)性能提升功耗降低7nm201896+20%-40%5nm2020173+15%-30%3nm2022215+15%-30%2nm2025E310+15%-30%1.4nm2028E420+20%-30%
華為的進度條——LogicFolding賭的是什麼路徑
華為的進度條是什麼樣的？
先看華為目前的真實水平。2023年，Mate60 Pro搭載了一顆國產7納米晶片，由中芯國際代工。2025年，據報道中芯國際在5納米節點取得突破，但良率和產能尚未達到大規模商用標準。華為同期發佈了AI晶片路線圖，計劃2026年到2029年推出一系列AI晶片。
然後是2031年這個目標——量產1.4納米。
做一個簡單的對標：台積電從5納米量產（2020年）到1.4納米（2028年），花了8年。華為計劃從當前水平（7納米量產、5納米驗證中）到1.4納米（2031年），大約是7年。要跨過的節點是5納米→3納米→2納米→1.4納米。速度要求比台積電當年的疊代速度還快。憑什麼？
答案就是何庭波提到的LogicFolding。LogicFolding具體是怎麼工作的，華為沒有公開技術細節。但從命名和行業慣例推斷，它很可能是一種"設計端的創新"——通過在晶片架構層面做優化，在不需要最先進光刻機的情況下，實現接近更先進制程的性能。
打個比方。台積電的路子是"把鋤頭磨得更鋒利"——買更先進的光刻機，刻更小的電晶體。華為的路子是"換種方式種地"——光刻機不夠先進沒關係，用新的晶片架構、新的封裝方式來彌補。
關鍵在於，華為這條路能不能規模化。實驗室里做出1.4納米是一回事，大規模量產是另一回事。
對比維度台積電路線華為路線核心技術EUV光刻+GAA電晶體LogicFolding+架構創新光刻精度依賴極高（依賴ASML）較低（繞開EUV）疊代速度每代2-3年目標每代~2年(追趕)產能規模3nm月產15萬片先進制程月產1-3萬片(估)從5nm到1.4nm2020→2028(8年)2025→2031(6-7年)
差距真的縮小了嗎——產能、良率、成本三維拆解
"從5年差距到3年差距"——這個結論如果只在"量產時間"這一個維度上講，確實成立。但半導體產業的競爭力從來不只是"誰能先造出來"。我把差距拆成三個維度：產能、良率、成本。
先說產能。台積電3納米月產能約15萬片。華為系先進制程月產能沒有在公開財報里單獨披露過，但從資本開支反推，可能在1萬到3萬片之間。差了5到15倍。
再說良率。台積電3納米良率在量產第二年就超過80%。中芯國際7納米良率沒有官方數據，產業鏈調研估計在50%到70%之間——每造兩片晶圓就有一片是廢的。5納米的良率只會更低。
最後說成本。良率直接決定成本。一片7納米晶圓，良率50%意味着有效成本是良率80%時的1.6倍。加上設備折舊、研發攤銷——國產先進制程晶片的成本競爭力目前遠不如台積電。
這三個維度互相鎖死：良率低→成本高→缺客戶→產能上不去→研發投入受限→良率更提不上去。台積電不存在這個循環——它有蘋果、英偉達、AMD、高通這些客戶，有足夠大的產能，有足夠高的良率。
製程節點的差距可能在縮小，但產能規模和成本競爭力的差距，在未來5年內不僅不會縮小，反而可能擴大。
維度台積電華為系(中芯國際)差距倍數先進制程月產能~15萬片(3nm)~1-3萬片(7nm以下)5-15x良率(先進節點)3nm>80%7nm50-70%(估)~1.5x有效成本差年營收~900億美元(2024)~63億美元(2024)~14x研發投入~60億美元/年~10億美元/年~6x客戶蘋果/英偉達/AMD/高通華為(主要)+少量外部-
中芯國際——這個「隊友」跟得上嗎
講華為追台積電，有一個繞不開的核心變量——中芯國際。
華為是Fabless（無晶圓廠設計公司），它設計晶片但不製造晶片。製造的任務目前主要交給中芯國際。所以華為2031年能不能量產1.4納米，不只取決於華為自己的設計能力，更取決於中芯國際的製造能力。
中芯國際現在是什麼水平？14納米已經量產了幾年，良率穩定。7納米有樣品但良率在爬坡，產能沒有大規模鋪開。5納米仍在研發驗證階段，尚未官宣量產。
這意味着中芯國際要在7年內走完台積電用了15年才走完的路——從5納米到1.4納米。台積電從28納米走到3納米用了11年，累計研發投入超過1500億美元。中芯國際2024年全年營收約63億美元，台積電是900億美元。差了14倍。
設備是最大的瓶頸。ASML的EUV光刻機對華出口被荷蘭政府叫停。沒有EUV，5納米以下製程理論上走不通。中芯國際目前的7納米靠DUV多重曝光——工藝複雜、良率低、成本高。
華為LogicFolding的提出，是在回答"沒有EUV怎麼辦"。但LogicFolding只解決了設計端的一部分問題，製造端仍然要中芯國際去攻克。還有國產設備替代——北方華創、中微、拓荊都在往先進制程里切，但距離支撐5納米以下量產還有距離。
我的判斷：華為2031年能不能量產1.4納米，關鍵變量不是華為自己，是中芯國際。如果2028年前後中芯國際跑通了5納米量產，2031年還有希望。如果5納米還沒跑通，那1.4納米就只能停在PPT上。
時間節點台積電中芯國際差距說明2011年28nm量產40nm為主~1代2015年16nm量產28nm量產~1代2019年7nm量產14nm量產~2代2022年3nm量產被美封鎖設備EUV禁令生效2025年2nm開發中7nm量產/5nm驗證~2代2028年(目標)1.4nm量產需突破5nm關鍵年
從被封鎖到追差距——華為晶片7年突圍盤點
把時間線拉長，華為晶片這7年經歷了什麼？
2019年5月，華為被列入實體清單。海思設計的晶片不能再交給台積電代工。2020年到2022年，華為做的是"活下來"——庫存晶片省着用，海思工程師做去美國化的設計替代。2022年10月美國升級封鎖，先進EDA工具也斷了。
2023年8月，Mate60 Pro發佈。裏面搭載的麒麟9000S晶片使用了中芯國際7納米工藝。這是第一個標誌性突破——在全封鎖情況下，華為拿出了能在手機上商用的國產先進制程晶片。
2025年，產業鏈多個信源確認中芯國際5納米取得突破。華為同期發佈AI晶片路線圖，計劃替代英偉達在中國市場的份額。
2026年5月，何庭波公開宣佈LogicFolding技術和2031年1.4納米量產目標。這是華為第一次給出明確的先進制程時間表。
7年時間，從"能不能造晶片"走到"能不能造最先進的晶片"。華為活下來了，而且跑得比大多數人預期的更快。但它也付出了巨大的代價——手機出貨量斷崖式下跌，海思營收縮水，研發費用高企。一家公司扛着中國半導體自給自足的旗，這個擔子遠超過商業公司該有的分量。
時間事件影響2019.5被列入實體清單台積電停止代工，華為晶片斷供2020-2022海思去美國化設計工具/IP核逐步國產替代2022.10美國升級封鎖先進EDA斷供2023.8Mate60 Pro發佈國產7nm晶片商用突破2025中芯國際5nm突破先進制程驗證推進2026.5宣佈LogicFolding+2031目標首次給出明確先進制程時間表
2031年之後，華為能追上嗎
回到最開始的問題：從5年差距到2031年的3年差距，華為能追上嗎？
我給你三種情景。
樂觀情景：LogicFolding取得實質性突破，中芯國際2028年跑通5納米量產，2030年跑通2納米。到2031年，華為1.4納米晶片成功量產。
中性情景：LogicFolding實驗室可行，但大規模量產面臨良率和成本問題。中芯國際5納米在2029年量產。2031年華為可以小批量生產1.4納米，但不足以支撐大規模出貨。
悲觀情景：美國進一步升級封鎖，中芯國際設備材料供應收緊，實際量產製程卡在3到2納米之間。半導體歷史上，被封鎖的國家還沒有一個能在先進制程上追上領先者的。
但我不會只說悲觀。2019年華為被列入實體清單時，行業里幾乎沒人相信華為能在2023年拿出國產7納米晶片。Mate60 Pro打了所有人的臉。2023年的時候，也很少有人相信華為能在2026年宣佈1.4納米路線圖。
中國半導體產業的進步有一個特點：它不是線性的。它是一個"被封鎖→加速→驗證→再加速"的正循環。華為是整個正循環的前沿——它攻下的每一個節點，都在為身後的國產設備廠、材料廠、EDA廠打開驗證窗口。
2031年還很遠。誰也不敢說華為一定能追上。但如果你問我"華為能不能更接近台積電"——我的回答是，會的。說白了，過去7年的數據已經證明，封鎖沒有讓華為停下來，反而讓它跑得更快。
數據說明：製程節點量產時間、電晶體密度、產能數據綜合自台積電/中芯國際公開財報、半導體諮詢機構(TrendForce/IC Insights)及產業鏈調研。華為LogicFolding技術細節為華為官方公佈信息。產能及良率數據中標記為"估"的為根據公開信息合理推算，非官方數據。
